通常所有的LDO都会要求其输出电容的ESR值在某一特定范围内，以保证输出的稳定性。 LDO制造商会提供一系列由输出电容ESR和负载电流（Load Current）组成的定义稳定范围的曲线（图16：典型LDO的ESR稳定范围曲线），作为选择电容时的参考。

图16

　　要解释为什么有这些范围的存在，我们使用前面提到的例子来说明ESR的高低对相位裕度的影响。

　　高ESR

　　同样使用上一节提到的例子，我们假设10uF输出电容的ESR增加到20Ω。这将使零点的频率降低到800Hz（图17：高ESR引起回路振荡的波特图）。

图17

　　降低零点的频率会使回路的带宽增加，它的单位增益（0Db）的交点频率从100kHz 提高到2MHz。 带宽的增加意味着极点 Ppwr 会出现在带宽内（对比图15）。分析图17波特图中曲线的相位裕度，发现如果同时拿掉该零点和P1或PL中的一个极点，对曲线的形状影响很小。也就是说该回路受到－90° 相移的低频极点和发生－76° 相移的高频极点Ppwr共同影响。

　　尽管有 14° 的相位裕度，系统可能会稳定。但很多经验测试数据显示，当ESR ＞10Ω时，由于其它的高频极点的分布（在此简单模型中未表示）很可能会引入不稳定性。

　　低ESR

　　选择具有很低的ESR的输出电容，由于一些不同的原因也会产生振荡。继续沿用上一节的例子，假定10uF输出电容的ESR只有50mΩ，则零点的频率会变到320kHz（图18：低ESR引起回路振荡的波特图）。

图18

　　不用计算就知道系统是不稳定的。两个极点P1和PL在0dB处共产生了－180°的相移。如果要系统稳定，则零点应该在0dB点之前补偿正相移。然而，零点在320kHz处，已经在系统带宽之外了，所以无法起到补偿作用。

　　输出电容的选择

　　综上，输出电容是用来补偿LDO稳压器的，所以选择时必须谨慎。基本上所有的LDO应用中引起的振荡都是由于输出电容的ESR过高或过低。

　　LDO的输出电容，通常钽电容是最好的选择（除了一些专门设计使用陶瓷电容的LDO，例如：LP2985）。测试一个AVX的4.7uF钽电容可知它在25℃时ESR为1.3Ω，该值处在稳定范围的中心（图16）。

　　另一点非常重要，AVX电容的ESR在－40℃到＋125℃温度范围内的变化小于2:1。铝电解电容在低温时的ESR会变大很多，所以不适合作LDO的输出电容。

　　必须注意大的陶瓷电容（≥1uF）通常会用很低的ESR（＜20mΩ），这几乎会使所有的LDO稳压器产生振荡（除了LP2985）。如果使用陶瓷电容就要串联电阻以增加ESR。大的陶瓷电容的温度特性很差（通常是Z5U型），也就是说在工作范围内的温度的上升和下降会使容值成倍的变化，所以不推荐使用。

　　准LDO补偿

　　准LDO（图3）的稳定性和补偿，应考虑它兼有LDO和NPN稳压器的特性。因为准LDO稳压器利用NPN导通管，它的共集电极组合也就使它的输出极（射极）看上去有相对低的阻抗。

　　然而，由于NPN的基极是由高阻抗PNP电流源驱动的，所以准LDO的输出阻抗不会达到使用NPN达林顿管的NPN稳压器的输出阻抗那样低，当然它比真正的LDO的输出阻抗要低。

　　也就是说准LDO的功率极点的频率比NPN稳压器的低，因此准LDO也需要一些补偿以达到稳定。当然了这个功率极点的频率要比LDO的频率高很多，因此准LDO只需要很小的电容，而且对ESR的要求也不很苛刻。

　　例如，准LDO LM1085可以输出高达3A的负载电流，却只需10uF的输出钽电容来维持稳定性。准LDO制造商未必提供ESR范围的曲线图，所以准LDO对电容的ESR要求很宽松。

　　低ESR的LDO

　　国半（NS）的两款LCO，LP2985和LP2989，要求输出电容贴装象陶瓷电容一样超低ESR。 这种电容的ESR可以低到5～10mΩ。 然而这样小的ESR会使典型的LDO稳压器引起振荡（图18）。

　　为什么LP2985在如此低ESR的电容下仍能够稳定工作？ 国半在IC内部放置了钽输出电容来补偿零点。这样做是为了将可稳定的ESR的上限范围下降。LP2985的ESR稳定范围是3Ω到500MΩ，因此它可以使用陶瓷电容。未在内部添加零点的典型LDO的可稳定的ESR的范围一般为100mΩ-5Ω，只适合使用钽电容并不适合使用陶瓷电容。

　　要弄清ESR取之范围上限下降的原因，请参考图15。上文提到，此LDO的零点已被集成在IC内部。因此外部电容产生的零点必须处在足够高的频率，这样就不能使带宽很宽。否则，高频极点会产生很大的相移从而导致振荡。

　　使用场效益管（FET）作为导通管LDO的优点

　　LDO稳压器可以使用P-FET（P沟道场效应管）作为导通管（图19：P沟道场效应管LDO内部结构框图）。为了阐述使用Pl-FET LDO 的好处，在PNP LDO（图2）中要驱动PNP功率管就需要基极电流。基极电流由地脚（ground pin）流出并反馈回反相输入电压端。因此，这些基极驱动电流并未用来驱动负载。它在LDO稳压器中耗损的功耗由下式计算：

　　PWR（Base Drive）＝Vin × Ibase （11）

图19

　　需要驱动PNP管的基极电流等于负载电流除以β值（PNP管的增益）。在一些PNP LDO稳压器中β值一般为15～20（与负载电流相关）。此基极驱动电流产生的功耗可不是我们期望的（尤其是在电池供电的低功耗应用中）。P沟道场效应管（P-FET）的栅极驱动电流极小，较好地解决这个问题。

　　P-FET LDO稳压器的另一个优点，是通过调整场效应管（FET）的导通阻抗（ON-resistance）可以使稳压器的跌落电压更低。 对于集成的稳压器而言，在单位面积上制造的场效应功率管（FET power transistors）的导通阻抗会比双极型开关管（Bipolar ONP Devices）的导通阻抗低。这就可以在更小封装（Packages）下输出更大的电流。