2022-10-31 13:43 编辑:奔跑的小羊 点击: 次 A+
使用 Altera RAM IP核生成单端口RAM,进行读写操作,然后仿真验证。
参照之前工程,创建模板工程
参照上文“如何创建使用IP核-PPL?”
2. 位宽深度存储器类型配置
3、输入输出配置
4. 选择写入时,进行读取,数据时效性
尽量避免同时读写,故选择“Don't Care”
5、RAM初始化配置
没特殊要求,默认即可。
|
名称 |
功能 |
管脚 |
|
sys_clk |
输入时钟 |
E1 |
|
sys_rst_n |
系统复位 |
M1 |
有一个“ram ip核”对象“m_ram_singleport”,以及一个读写操作对象“m_ram_rw”。
“m_ram_singleport”:提供输出到内部的接口;
“m_ram_rw”:提供一个读写例程
此例程模块,核心是rw_cnt计数,同时由于给ram核提供的时钟为sys_clk,故此例程模块时钟也必须是sys_clk。
通过rw_cnt可以达到以下目的: